ข้ามไปที่เนือ้หา
Logical effort : designing fast CMOS circuits แสดงตัวอย่างรายการนี้
ปิดแสดงตัวอย่างรายการนี้
Checking...

Logical effort : designing fast CMOS circuits

ผู้แต่ง: Ivan Edward Sutherland; Robert F Sproull; David Harris
สำนักพิมพ์: San Francisco, Calif. : Morgan Kaufmann Publishers, ©1999.
ครั้งที่พิมพ์/รูปแบบ:   หนังสือ : Englishดูครั้งที่พิมพ์และรูปแบบ
ฐานข้อมูล:WorldCat
สรุป:
Designers of high-speed integrated circuits face a bewildering array of choices and too often spend frustrating days tweaking gates to meet speed targets. Logical Effort: Designing Fast CMOS Circuits makes high-speed design easier and more methodical, providing a simple and broadly applicable method for estimating the delay resulting from factors such as topology, capacitance, and gate sizes.
คะแนน:

(ยังไม่ให้คะแนน) 0 กับความคิดเห็น - เป็นคนแรก

หัวเรื่อง
เพิ่มเติมเช่นนี้

 

ค้นหาสำเนาในห้องสมุด

กำลังดึงข้อมูล… ค้นหาห้องสมุดที่มีรายการนี้

รายละเอียด

รูปแบบทางกายภาพเพิ่มเติม Online version:
Sutherland, Ivan Edward, 1938-
Logical effort.
San Francisco, Calif. : Morgan Kaufmann Publishers, c1999
(OCoLC)607221365
ขนิดวัสดุ: ทรัพยากรอินเตอร์เน็ต
ประเภทของเอกสาร: หนังสือ, แหล่งข้อมูลอินเทอร์เน็ต
ผู้เขียนทั้งหมด : ผู้เขียนร่วม Ivan Edward Sutherland; Robert F Sproull; David Harris
ISBN: 1558605576 9781558605572
OCLC Number: 40534543
คำอธิบาย: xv, 239 p. : ill. ; 24 cm.
สารบัญ: 1. The Method of Logical Effort --
2. Design Examples --
3. Deriving the Method of Logical Effort --
4. Calculating the Logical Effort of Gates --
5. Calibrating the Model --
6. Asymmetric Logic Gates --
7. Unequal Rising and Falling Delays --
8. Circuit Families --
9. Forks of Amplifiers --
10. Branches and Interconnect --
11. Wide Structures --
12. Concluisons --
App. A. Cast of Characters --
App. B. Reference Process Parameters --
App. C. Solutions to Selected Exercises.
ความรับผิดชอบ Ivan Sutherland, Robert Sproull, David Harris.
ข้อมูลเพิ่มเติม

บทคัดย่อ:

Designers of high-speed integrated circuits face a bewildering array of choices and too often spend frustrating days tweaking gates to meet speed targets. Logical Effort: Designing Fast CMOS Circuits makes high-speed design easier and more methodical, providing a simple and broadly applicable method for estimating the delay resulting from factors such as topology, capacitance, and gate sizes.

The brainchild of circuit and computer graphics pioneers Ivan Sutherland and Bob Sproull, "logical effort" will change the way you approach design challenges. This book begins by equipping you with a sound understanding of the method's essential procedures and concepts - so you can apply it immediately. Later chapters explore the theory behind the method and detail its specialized applications.

รีวิว

ความคิดเห็นผู้ที่ใช้งาน
กำลังดึง รีวิว GoodReads…
Retrieving DOGObooks reviews...

แท็ก

เป็นคนแรก.
ยืนยันคำขอนี้

คุณอาจะร้องขอรายการนี้แล้. โปรดเลือก ตกลง ถ้าคุณต้องการดำเนินการคำขอนี้ต่อไป.

Linked Data


<http://www.worldcat.org/oclc/40534543>
library:oclcnum"40534543"
library:placeOfPublication
library:placeOfPublication
owl:sameAs<info:oclcnum/40534543>
rdf:typeschema:Book
schema:about
<http://id.loc.gov/authorities/subjects/sh2008107701>
rdf:typeschema:Intangible
schema:name"Metal oxide semiconductors, Complementary--Design and construction."@en
schema:about
schema:about
schema:about
schema:about
schema:about
<http://id.worldcat.org/fast/1017641>
rdf:typeschema:Intangible
schema:name"Metal oxide semiconductors, Complementary--Design and construction"@en
schema:name"Metal oxide semiconductors, Complementary--Design and construction."@en
schema:about
schema:about
schema:about
schema:about
schema:about
schema:contributor
schema:contributor
schema:copyrightYear"1999"
schema:creator
schema:datePublished"1999"
schema:description"Designers of high-speed integrated circuits face a bewildering array of choices and too often spend frustrating days tweaking gates to meet speed targets. Logical Effort: Designing Fast CMOS Circuits makes high-speed design easier and more methodical, providing a simple and broadly applicable method for estimating the delay resulting from factors such as topology, capacitance, and gate sizes."@en
schema:exampleOfWork<http://worldcat.org/entity/work/id/312227148>
schema:inLanguage"en"
schema:name"Logical effort : designing fast CMOS circuits"@en
schema:numberOfPages"239"
schema:publisher
schema:url
schema:workExample

Content-negotiable representations

ปิดหน้าต่าง

กรุณาลงชื่อเข้าสู่ระบบ WorldCat 

ยังไม่มีบัญชีผู้ใช้? คุณสามารถสร้างได้อย่างง่ายดาย สร้างบัญชีผู้ใช้ฟรี.