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A Practical Guide for SystemVerilog Assertions

Auteur : Meyyappan Ramanathan; Srikanth Vijayaraghavan
Éditeur : [New York] : Springer Science+Business Media, Inc., 2005.
Édition/format :   Livre : AnglaisVoir toutes les éditions et tous les formats
Base de données :WorldCat
Résumé :

SystemVerilog language consists of three categories of features. Assertions add a whole new dimension to the ASIC verification process. Engineers are used to writing testbenches in verilog that help  Lire la suite...

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Détails

Format : Livre
Tous les auteurs / collaborateurs : Meyyappan Ramanathan; Srikanth Vijayaraghavan
ISBN : 9780387260495 0387260498 9780387261737 0387261737
Numéro OCLC : 318289853
Contenu : Assertion Based Verification.- to SVA.- SVA Simulation Methodology.- SVA for Finite State Machines.- SVA for Data Intensive Designs.- SVA for Memories.- SVA for Protocol Interface.- Checking the Checker.
Responsabilité : Meyyappan Ramanathan.

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