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Skotnicki, Thomas

Overview
Works: 23 works in 27 publications in 3 languages and 33 library holdings
Roles: Thesis advisor, Opponent, Contributor
Publication Timeline
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Most widely held works by Thomas Skotnicki
Harvesting heat with thermo-mechanically bistable beams: working principle and theoretical performances by Arthur Arnaud( )

1 edition published in 2016 in English and held by 2 WorldCat member libraries worldwide

Fabrication de CMOS à basse température pour l'intégration 3D séquentielle by Cao-Minh Lu( )

1 edition published in 2017 in French and held by 2 WorldCat member libraries worldwide

As the scaling of transistors following Moore's law seems to slow down due to physical, technological and economical barriers, it becomes mandatory to find alternatives to cope with the increasing demand in electronics: computing and telecommunication, smart and interconnected objects, medical and biological fields... To that end, the use of the third dimension, in opposition to the planar processing of electronical devices, appears to be a promising option. Indeed, 3D integration allows incorporating more devices per area by stacking them at a lower technological and economical cost than scaling. More specifically, 3D sequential or CoolCubeTM at CEA-Leti allows benefiting fully from the third dimension by processing successively one on top of each other each level of a die, allowing an optimal alignment of single transistors at each layer. However, several technological barriers specific to 3D Sequential Integration need then to be alleviated.In this work, we will study the reduction of thermal budget for the transistors fabrication, which is required to not damage bottom levels during the processing of top devices. First, we will define the maximal thermal budget in order not to degrade bottom layers prior to identifying the technological modules impacted during the fabrication of a transistor. We will then see in this work that not only new materials need to be studied, but also new processes and new annealing techniques. Specifically, we will first evaluate the use of low-k dielectrics as gate offset spacers, allowing the improvement of devices dynamic performance. Then we will present different strategies of surface preparation and epitaxial growth at low temperature for the formation of raised sources and drains. Finally, we will study the impact of a low thermal budget process flow along with novel microwaves and laser annealing techniques on the gate stack properties. In particular, we will see that the biggest challenge in a low thermal budget integration is to get a good reliability of transistors. This study leads to a proposed low thermal budget process flow for transistor fabrication compatible with 3D Sequential Integration
Dispositifs GAA [Gate-All-Around] en technologie SON [Silicon-On-Nothing] : conception, caractérisation et modélisation en vue de l'intégration dans les noeuds CMOS avancés by Samuel Harrison( Book )

2 editions published in 2005 in French and held by 2 WorldCat member libraries worldwide

Depuis près de quarante ans, la densité d'intégration des transistors est doublée tous les deux ans environ, en suivant un rythme infernal dicté par la fameuse " loi de Moore ". Pourtant, cette dernière est aujourd'hui remise en question. En effet, pour la première fois, le transistor MOS " historique " est sur le point de buter sur des barrières physiques, électriques et technologiques quasi-insurmontables. La réduction des dimensions caractéristiques principales du MOS (mais aussi des tensions d'alimentation) s'accompagne de l'apparition d'un grand nombre d'effets parasites (effets canaux courts, fuites de grilles etc.). Pour poursuivre efficacement la course à la miniaturisation des transistors, nous constatons ainsi l'émergence de toute une famille de dispositifs à films minces (à simple grille, SOI, SON ou à grilles multiples, Double-Grille, FinFET ou GAA, par exemple...), permettant un meilleur contrôle du potentiel électrostatique, tout en conservant des performances électriques équivalentes, voire supérieures à l'architecture conventionnelle. Dans ce travail de thèse, nous proposons l'étude d'un transistor à grille enrobante (ou GAA), réalisé en technologie SON. Nous décrivons les principales étapes de sa réalisation technologique puis nous démontrons électriquement qu'un tel dispositif satisfait pleinement les exigences des prochains noeuds technologiques. Nous démontrons finalement la maturité et la fiabilité, à la fois du procédé SON, mais aussi du procédé PRETCH, grâce à la réalisation d'inverseurs et de SRAMs GAA (grille TiN) fonctionnels. Toute une plateforme technologique est ainsi proposée se basant sur l'aspect 3D de la conception du circuit
Intégration et caractérisation de nouveaux modules technologiques pour les applications CMOS à basse consommation by Gregory Bidal( Book )

2 editions published in 2009 in French and held by 2 WorldCat member libraries worldwide

Afin de répondre aux besoins des nouvelles applications dites « mobiles / multimédia», de nouvelles solutions technologiques CMOS émergent pour améliorer le compromis consommation/performance des transistors. D'une part, les dimensions des dispositifs atteignant les échelles nanométriques, des phénomènes parasites, auparavant négligeables, gagnent en importance. D'autre part, la généralisation de l'intégration de plusieurs fonctions sur une même puce (digitale, analogue, mémoire) implique d'anticiper l'optimisation technologique des composants au-delà de la simple miniaturisation. Cette thèse porte sur l'étude, la fabrication et la caractérisation de nouveaux modules technologiques destinés à limiter les courants de fuite et à améliorer le transport des porteurs : empilement de grille combinant diélectrique haute permittivité et grille métallique, transistor à canal complètement déserté intégré sur substrat bulk par technologie « Silicon-On-Nothing », transistor à grille enrobante, nouveaux substrats à double orientation cristalline, techniques de contrainte
Conception, élaboration et caractérisation de dispositifs CMOS émergents : une nouvelle approche d'intégration de transistors multi-grille de type FinFet by Frédérique Fruleux( Book )

2 editions published in 2007 in French and held by 2 WorldCat member libraries worldwide

The incredible growth of semiconductor industry has been possible thanks to the extreme downscaling of CMOS devices up to nanometric dimensions. However to continue this evolution, it becomes necessary to introduce new device architectures. ln that context, this study deals with one ( the most promising architecture : the CMOS double gate transistor, called FinFET. ln particular, it presents an innovative process, named "spacer first", which gives a solution to the major technological challenges of such transistors. A second part of this work is focused on process development. 1) The optimization of the e-beam lithography leads to the realization of nanometric fins densely packed. 2) A 2-nm gate oxide is thermally grown uniformly around silicon fins. 3) An innovative damascene type process enables the realization of gate module (spacers included) without any stringers. 4) Metallic and low Schottky barrier junctions are integrated. Finally, the last section of this work is dedicated to the electrical characterization of the proposed devices and demonstrates the validity of this work thanks to electrical performances at the state of the art of Schottky barrier transistors
Fabrication et caractérisation de transistors MOS à base de nanofils de silicium empilés et à grille enrobante réalisés par approche Gate-Last pour les noeuds technologiques sub-7 nm. by Loic Gaben( )

1 edition published in 2017 in English and held by 2 WorldCat member libraries worldwide

La diminution de la taille des transistors actuellement utilisés en microélectronique ainsi que l'augmentation de leurs performances demeure encore au centre de toutes les attentions. Cette thèse propose d'étudier et de fabriquer des transistors à base de nanofils empilés. Cette architecture avec des grilles enrobantes est l'ultime solution pour concentrer toujours plus de courant électrique dans un encombrement minimal. Les simulations ont par ailleurs révélé le potentiel des nanofeuillets de silicium qui permettent à la fois d'optimiser l'espace occupé tout en proposant des performances supérieures aux dispositifs actuels. L'importance de l'ajout de certaines étapes de fabrication a également été soulignée. En ce sens, deux séries d'étapes de fabrication ont été proposées : la première option vise à minimiser le nombre de variations par rapport à ce qui est aujourd'hui en production tandis que la deuxième alternative offre potentiellement de meilleures performances au prix de développements plus importants. Les transistors ainsi fabriqués proposent des performances prometteuses supérieures à ce qui a pu être fabriqué dans le passé notamment grâce à l'introduction de contraintes mécaniques importantes favorables au transport du courant électrique
Etude de dispositifs à film mince pour les technologies sub-22nm basse consommation by Jean-Luc Huguenin( )

1 edition published in 2011 in French and held by 2 WorldCat member libraries worldwide

For more than 50 years, microelectronic industry is driven by a race to the miniaturisation of its central element, the MOS transistor, to improve the integration density, the performances and the cost of the electronic integrated circuits. Since the adoption of 100nm node, the only reduction of the dimensions of the transistor is no more sufficient and new technological modules (use of strain, high-k/metal gatestack...) have been introduced. However, conventional MOSFET, even opimized, will soon be unable to reach the specifications, always higher, of new technologies. Then, new structures should be considered to help and, finally, to replace the BULK technology. In this context, the work concerns the study, the fabrication and the electrical characterization of the thin film devices : Localized-SOI (LSOI) and planar gate-all-around (GAA). The obtained resultats point out the interest of such devices which allow the reduction of the leakage current (and thus the consumption), an excellent control of electrostatics and are able to work with an undoped channel while offering very good static performances. Impact of (110) substrates on transport properties in LSOI transistors is also studied. This work focuses on the integration of a full low-power platform, what induces the possibility of an hybrid integration with BULK devices and to offer several threshold voltages, everything on the same chip
Développement de modèles pour l'évaluation des performances circuit des technologies CMOS avancées sub-20nm by Joris Lacord( )

1 edition published in 2012 in French and held by 2 WorldCat member libraries worldwide

Depuis la commercialisation du premier circuit intégré en 1971, l'industrie de la microélectronique s'est fixée comme leitmotiv de réduire les dimensions des transistors MOSFETs, en suivant la loi de Moore. Comme indiqué par Dennard, cette miniaturisation améliore automatiquement les performances des transistors. A partir des nœuds 28-22nm, les effets canaux courts sont trop difficiles à contrôler et de nouvelles architectures de transistors sont introduites: FDSOI pour STMicroelectronics, Trigate pour Intel. Dans ce contexte, l'évaluation des performances des technologies CMOS est clé et les travaux de cette thèse proposent de les évaluer au niveau circuit. Des modèles spécifiques d'estimation des paramètres électrostatiques et des capacités parasites sont développés. Ceux-ci sont d'abord utilisés sur des technologies amonts (co-intégration III-V/Ge et intégration 3D) puis sont implémentés en VerilogA pour être utilisés avec les outils conventionnel de CAO. Ceci fournit un modèle compact prédictif et utilisable pour toutes les architectures CMOS, qui est utilisé pour évaluer les performances logiques et SRAM des architectures BULK, FDSOI et Trigate aux nœuds 20nm et 16nm
Nouvelles architectures de mémoires embarquées compatibles CMOS by Alexandre Villaret( Book )

2 editions published in 2004 in French and held by 2 WorldCat member libraries worldwide

Electronic Systems On Chip (SOC) are of major concern in microelectronics industry. Traditionally, they integrate DRAM (Dynamic Random Access Memory) cells with storage capacitors aside to logic functions. However, viability of this DRAM cell is uncertain for sub-90 nm CMOS (Complementary Metal Oxide Semiconductor) generations. The aim of this PhD is to contribute to the evaluation and the development of innovative capacitor-less memory cells functional in the 10-100 nm range. First part of this report is dedicated to the study of floating body effect in triple-well MOS transistors. Involved phenomena are modelled and characterized within 25-100ʻC temperature range. It is shown that this effect is suited for memory application for the next generations of low-cost embedded DRAM (90 - 45 nm). An original architecture, called " DRAM balance cell ", is studied from a theoretical point of view and its fabrication process is developed. A very high retention/programming time ratio is expected for this "high performance" cell
Modélisation et fabrication de systèmes de conversion thermo-mécanique pour la récupération d'énergie thermique by Arthur Arnaud( )

1 edition published in 2016 in English and held by 2 WorldCat member libraries worldwide

The development of energy harvesting systems is linked to the emergence of the Internet of Things (IoT) and especially the proliferation of Wireless Sensors Networks that should respond to the growing needs for monitoring data in domains as diverse as the industry, the urban or natural environments, the home, or the human body etc. Recent progress in the field of information technologies have enabled to remove some of the technical obstables to the deployment of these smart and autonom devices, in particular thanks to the improvement of the performances of microelectronic components, the design of ultra-low-power circuits, or the creation of wireless communications standards adapted to the energy needs of wireless sensors. Given the great availability of energy sources, energy harvesters are reliable alternatives to batteries in order to extend the autonomy of these sensors. Various technologies of generators have been developped to adapt to the type of local energy sources (heat, vibration, light, radio-frequencies).The present work is a contribution to the development of thermal energy harvesters exploting the thermal and mechanical properties of bimetal thermostats. This type of technology developped at STMicroelectronics are intended to be a reliable and low-cost alternative to the use of thermoelectric materials exploing Seebeck effect to generate electricity from heat. Various devices were already fabricated at the macro-scale, demonstrating their ability to power wireless sensor nodes. In the continuity of these works, this PhD thesis aims to demonstrate the operation of these generators at the sub-millimetric scale. As a consequence, an important work on the modeling of the thermo-mechanical instability of bimetallic strips was made to understand the operation of bimetallic strip heat engines. This work enabled to theoretically demonstrate the capability of bimetallic to transform heat into mechanical energy and to evaluate the performances of such heat engines. Coupling between bimetallic strip heat engines and electro-mechanical transducers was also modeled to compare the performances of the current prototypes of generators. We then modeled the thermo-mechanical behavior of composite beams at the microscale and established scaling rules of the performances of the bimetallic strip heat engines, We finally developped microlectronic fabrication process to manufacture thermo-mechanically bistable beams at the microscale
Architectures avancées de transistors CMOS SOI pour le nœud 32 nm et en deça : films ultra-fins, contraintes mécaniques, BOX mince et plan de masse by Claire Gallon( Book )

1 edition published in 2007 in French and held by 1 WorldCat member library worldwide

The increasing needs in terms of perfonnance and scaling for the next CMOS technological nodes make SOI teehnology one of the main alternatives for usuaI bulk devices. Indeed, thanks to their specifie architecture, thin film devices have demonstrated a significative improvement of short channel effect control, compared to bulk. However, in order ta satisfy next technological node requirements, it will be mandatory to overcome actuallimits of SOI devices. The work presented in this PhD 1S thus centred around MOSFETs fabricated on SOI substrates,and more specifically on fully depleted devices. This study foeuses on two axes: evaluation of the impact of process induced mechanical strain on FD SOI electrical performances and optimization of short channel effect control thanks to a new architecture introduction
Thermoélectricité non-conventionnelle basée sur les technologies silicium en film minces by Maciej Haras( )

1 edition published in 2016 in English and held by 1 WorldCat member library worldwide

Recherche et étude de dispositifs à commutation abrupte by Clément Charbuillet( Book )

1 edition published in 2007 in French and held by 1 WorldCat member library worldwide

"L'électronique grand public est entraînée par les applications numériques, dont le composant fondamental est le transistor MOS. Ses performances sont au premier ordre données par le courant de conduction ION, élevé pour des circuits rapides, et le courant de fuite IOFF, faible pour les circuits basse consommation. Ces deux grandeurs sont intimement liées par la pente sous le seuil S du transistor, traduisant sa capacité à passer de l'état bloqué à l'état passant. Nous proposons une modélisation du courant sous le seuil, notamment en décrivant l'évolution de la pente sous le seuil avec les paramètres technologiques, et soulignons sa limite fondamentale à kT/q (60mV/dec @ 300K). Puis diverses architectures permettant de passer cette limite sont évaluées. La plus prometteuse est le transistor I-MOS (Impact Ionization MOS), basé sur l'effet d'avalanche. Il est étudié d'un point de vue théorique, en s'appuyant sur des simulations TCAD et des données de littérature. Les performances de circuits réalisées en technologie I-MOS complémentaire sont évaluées. Ces circuits montrent un gain en terme de vitesse mais une consommation accrue par rapport à la technologie CMOS conventionnelle. Enfin, nous poussons les limites de l'intégration planaire "conventionnelle" de dispositifs I-MOS en réalisant les dispositifs les plus courts de la littérature (17nm de longueur de grille). Nous montrons et expliquons qu'il existe une taille minimale sous laquelle le transistor I-MOS n'est plus fonctionnel. Nous proposons également une intégration verticale permettant de s'affranchir de cette limite en terme de densité d'intégration. "
Fabrication and thermal conductivity characterization of phononic engineered silicon membranes for thermoelectric applications by Valeria Lacatena( )

1 edition published in 2016 in English and held by 1 WorldCat member library worldwide

Etude et intégration de jonctions ultra-fines pour les technologies CMOS 45 nm et en deçà ltra Shallow Junotion studies and integration for 45 nm and below technology node by Benjamin Dumont( Book )

1 edition published in 2007 in French and held by 1 WorldCat member library worldwide

La réduction des profondeurs de jonctions dans les transistors CMOS se heurte à des limites technologiques. Les méthodes actuelles de fabrication de jonction ne permettent plus de réduire les énergies d'implantation pour réduire la profondeur de jonction et/ou de diminuer la température d'activation pour réduire la diffusion sans dégrader le rapport résistance de couche par rapport à la profondeur de jonction. Les impacts sur les transistors CMOS sont respectivement une dégradation des effets canal court et une augmentation de la résistance d'accès du dispositif et donc une dégradation des performances électriques des transistors. Dans un premier temps, un modèle de longueur effective en fonction des paramètres physiques de la jonction est proposé pour mieux comprendre l'impact des jonctions sur le comportement électriques des transistors, suivi d'un modèle de la résistance d'accès d'un transistor. Cette résistance est décomposable en quatre contributions: résistance de contact, résistance de Source/Drain, résistance d'extension et résistance de recouvrement entre la jonction et la grille. D'après ces modèles, il est clair que la résistance de contact devient la principale composante de la résistance d'accès pour les nœuds technologiques 45 nm et en deçà. Puis, différentes solutions technologiques innovantes pour la fabrication des jonctions ont été évaluées. Ainsi, deux types de recuit non diffusants et avec une forte activation ont été étudiés expérimentalement. Le recuit LASER très court et très haut en température associé à un recuit classique a montré ~10% de gain sur transistor NMOS et sur circuit. Un recuit d'activation de type épitaxie en phase solide basse température a aussi été évalué avec des résultats moins prometteurs. L'implantation très basse énergie par Plasma "PLAD" a démontré une réduction de l'épaisseur des jonctions d'extension de Source/Drain et donc une amélioration du contrôle des effets canal court, des performances des transistors NMOS et des fuites de grille et de jonction. La co-implantation de Germanium et/ou de Carbone par implantation ionique a démontré un excellent contrôle des effets canal court en réduisant la diffusion du Bore et du Phosphore sous certaines conditions
Transistors à grilles multiples adaptés à la conception by Robin Cerutti( )

1 edition published in 2006 in French and held by 1 WorldCat member library worldwide

Double Gate transistors are nowadays considered as the best candidate for the 32 and 22 nm technological node using silicon technologies. Within the amount of multi-gate technologies that show up ( Finfet, TriGate, Planar DG, ..) , it is mandatory not only to be able to create transistors but also to define simple architectures that are directly compatible with circuit designs. This phd is the result of a work linking directly design and integration in order to process new tri-dimensionnal technology based on SON technique ( 'Silicon On Nothing'). New transistors have bee invented and processed and morphological and electrical results are shown in order to prove the potential of our components within the future technological platforms
Artificially induced anisotropy of thermal conductivity in 2D Si phononic membranes by Stanislav Didenko( )

1 edition published in 2019 in English and held by 1 WorldCat member library worldwide

Nieprzemakalni na kryzys( )

1 edition published in 2009 in Polish and held by 1 WorldCat member library worldwide

Recherche et étude de dispositifs à commutation abrupte by Clément Charbuillet( )

1 edition published in 2008 in French and held by 1 WorldCat member library worldwide

L'électronique grand public est entraînée par les applications numériques, dont le composant fondamental est le transistor MOS. Ses performances sont au premier ordre données par le courant de conduction ION, élevé pour des circuits rapides, et le courant de fuite IOFF, faible pour les circuits basse consommation. Ces deux grandeurs sont intimement liées par la pente sous le seuil S du transistor, traduisant sa capacité à passer de l'état bloqué à l'état passant. Nous proposons une modélisation du courant sous le seuil, notamment en décrivant l'évolution de la pente sous le seuil avec les paramètres technologiques, et soulignons sa limite fondamentale à kT/q (60mV/dec @ 300K). Puis diverses architectures permettant de passer cette limite sont évaluées. La plus prometteuse est le transistor I-MOS (Impact Ionization MOS), basé sur l'effet d'avalanche. Il est étudié d'un point de vue théorique, en s'appuyant sur des simulations TCAD et des données de littérature. Les performances de circuits réalisées en technologie I-MOS complémentaire sont évaluées. Ces circuits montrent un gain en terme de vitesse mais une consommation accrue par rapport à la technologie CMOS conventionnelle. Enfin, nous poussons les limites de l'intégration planaire "conventionnelle" de dispositifs I-MOS en réalisant les dispositifs les plus courts de la littérature (17nm de longueur de grille). Nous montrons et expliquons qu'il existe une taille minimale sous laquelle le transistor I-MOS n'est plus fonctionnel. Nous proposons également une intégration verticale permettant de s'affranchir de cette limite en terme de densité d'intégration
Conception et fabrication de nouvelles architectures CMOS et étude du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON onception & fabrication of new advanced CMOS architectures and Study of transport in ultra thin Si films obtained with Silicon On Nothing (SON) technology by Daniel Chanemougame( )

1 edition published in 2006 in French and held by 1 WorldCat member library worldwide

Les travaux de cette thèse abordent les différentes problématiques émergeant lorsque la longueur de grille du transistor MOS conventionnel est inférieure à 100nm, ainsi que les solutions permettant de poursuivre la loi de Moore. Dans ce but, nous proposons des nouvelles architectures basées sur la technologie SON dites "SOI localisé", particulièrement adaptées à une réduction extrême des dimensions. Dotées d'un canal de conduction et d'un diélectrique enterré très minces et bien contrôlés, ces architectures offrent un contrôle intégré des effets canaux courts, tout en permettant de co-intégrer sur le même circuit des transistors conventionnels de plus grandes dimensions. Nous évaluons ensuite comment contraintes mécaniques et effets de quantification peuvent améliorer les propriétés du transport dans les canaux de conduction ultra minces. Il ressort que le transistor à canal mince complètement déplété, doté d'une grille métallique et d'un diélectrique de grille à haute permittivité, est une architecture très prometteuse qui permettrait de satisfaire les performances imposées par la loi de Moore jusqu'à des longueurs de grille de 15nm, soit un canal de 5nm d'épaisseur. En parallèle, nous avons développé une architecture PMOS "haute performance" issue de la technologie SON, et basée sur nouveau concept de contrainte mécanique. Des simulations mécaniques ainsi que les notions sur le transport abordées auparavant permettent de comprendre les performances électriques
 
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Skotnicki, Thomas

Skotnicki, Tomasz

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French (17)

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Polish (1)